#系统时钟周期约束
create_clock -period 10.000 -name sysclk [get_ports I_sysclk]
#时钟管脚物理，物理约束为具体的芯片管脚号约束
set_property PACKAGE_PIN N18  [get_ports I_sysclk]
#电平属性为LVCMOS33,代表了3V3的IO BANK,电平约束不会改版实际的IO BANK电平，如果电平约束和实际的BANK电平不匹配，可能会导致工作异常
set_property IOSTANDARD LVCMOS33 [get_ports I_sysclk]
 
#复位管脚约束，这里绑定到按键输入
set_property PACKAGE_PIN V20  [get_ports I_rstn]
#复位输入的电平约束为3V3的IO BANK电平
set_property IOSTANDARD LVCMOS33 [get_ports I_rstn]
 
#绑定led输出管脚到FPGA IO上
set_property PACKAGE_PIN R19  [get_ports {O_led[3]}]
set_property PACKAGE_PIN T20  [get_ports {O_led[2]}]
set_property PACKAGE_PIN T19  [get_ports {O_led[1]}]
set_property PACKAGE_PIN U19  [get_ports {O_led[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {O_led[*]}]
 
#对bit大小进行压缩，可以节省程序存储空间
set_property BITSTREAM.GENERAL.COMPRESS true [current_design]